Motor escalar híbrido integrado de 32/64 bits para processamento de sinais em tempo real

Este é um projeto open source que eu já havia compartilhado anteriormente na área de BCI, e estou compartilhando aqui caso possa ser útil para vocês.
O objetivo era maximizar o tempo ocioso para manter baixa geração de calor, ao mesmo tempo em que se detectam rapidamente sinais sem ruído.
A ideia era portar um código para cada chip em uma estrutura paralela semelhante a um tabuleiro de xadrez, para que, quando ocorresse ruído severo como perda de sinal de sensores,
esse nó instruísse os nós vizinhos ao norte, sul, leste e oeste a desviarem dele, mantendo o sistema funcionando de alguma forma.

Abaixo estão a filosofia e os recursos relacionados.

Este projeto é focado na implementação de um motor central de detecção de sinais em tempo real e aceleração de ruído, otimizado para ambientes embarcados nativos de 64 bits. Ele alcança alta eficiência ao excluir completamente operações pesadas com matrizes multidimensionais e equações diferenciais parciais (PDE).

A arquitetura básica de hardware sofre grandes limitações no processamento em tempo real de alta frequência devido a ruído elétrico e perda de sinal dos sensores. Este motor resolve esse problema no nível de software usando uma topologia de chips baseada em arranjo em grade de baixo custo. Em vez de computadores de placa única (SBC) caros, ele usa uma grade de microcontroladores (MCU) de baixo custo que se comunicam apenas com seus vizinhos diretos (leste, oeste, sul e norte). Imagine um layout de hardware denso, em formato de tabuleiro de xadrez, composto por chips MCU ultrapequenos e baratos. Essa estrutura garante temporização de execução determinística e oferece excelente tolerância a falhas.

Alcançando 0% de cache miss por meio de registradores escalares planosPara atender a uma temporização de loop determinística rígida de 1 kHz, abandonamos completamente arrays multidimensionais (float[][]) e a abordagem de pointer chasing. Em vez disso, achatamos completamente todos os algoritmos ao nível de registradores escalares (p00, p11). Com isso, a FPU nativa de 64 bits pode mapear diretamente os registradores e executar operações dentro de um único ciclo de clock.

Rotação de estado sem desvios (processamento de if com jitter zero)Para evitar flushes no pipeline da CPU, removemos completamente as condicionais (if) do caminho principal de execução do núcleo. A mitigação de ruído é tratada suavemente por meio do mecanismo de rotação vertical de estado da camada 1, que usa rotação contínua para aplicar com eficiência um notch filtering em ruídos de alta energia.

Escalonamento em tempo real com aproximação racional de Padé [1/1]Chamar funções transcendentais pesadas como exp() dentro de loops de alta frequência representa um grande risco para a temporização da CPU embarcada. Este motor substitui isso por uma aproximação racional de Padé, convertendo curvas exponenciais em equações aritméticas simples. Isso reduz drasticamente o custo computacional necessário para o mapeamento contínuo.

Desvio de malha sem derivadas (isolamento autônomo de falhas)Quando ruído persistente e extremo ou perda física de sinal ocorre em um nó específico, a camada 1 aciona automaticamente uma apoptose celular local e transmite um sinal de isolamento aos nós vizinhos. Em vez de recalcular equações diferenciais parciais pesadas em toda a grade, o motor aplica acoplamento com sinal negativo (-) em eixo cruzado às saídas adjacentes. Esse truque matemático engenhoso gera espontaneamente vorticidade (curl) no sentido horário, desviando suavemente o fluxo de sinal na diagonal ao redor da zona morta até que o nó defeituoso se recupere para um estado estável.

[pjhkorea]

Para quem tiver interesse no escalonador embarcado de circulação de fase em chassi triplo com kernel de comutação de isolamento de constantes externo integrado, agradeço se puder dar uma olhada em fluxmesh_constant_slot_test.h e README4-3.md.