Intel, Samsung e TSMC demonstram transistores empilhados em 3D
(spectrum.ieee.org)- Intel, Samsung e TSMC divulgaram o andamento do CFET no IEEE International Electron Devices Meeting, dando forma ao roadmap da próxima geração que empilha dois transistores para lógica CMOS em uma única estrutura
- O CFET empilha ainda mais alto a estrutura de nanosheets (gate-all-around) que sucede o FinFET, integrando nFET e pFET verticalmente, e deve levar de 7 a 10 anos até chegar à comercialização
- A Intel implementou um inversor CMOS sobre uma única fin e usou backside power delivery para contatar o transistor inferior por baixo do silício, reduzindo a congestão de interconexões, além de atingir um contacted poly pitch de 60 nm
- A Samsung mostrou CPP de 48 nm e 45 nm em dispositivos individuais e melhorou o isolamento de source e drain de pFETs e nFETs empilhados ao trocar a gravação úmida por gravação a seco, elevando o rendimento de dispositivos bons em 80%
- A TSMC também chegou a um pitch de 48 nm relevante industrialmente e, com uma camada de SiGe de alto teor de germânio, passou a formar a camada isolante entre os dispositivos superior e inferior em uma etapa mais cedo do processo
A próxima estrutura de transistor que o CFET busca
- Com as três fabricantes avançadas de chips demonstrando CFET, começou a tomar forma a visão de futuros processadores com densidade de transistores quase dobrada
- CFET é a sigla de complementary field-effect transistor, uma abordagem que empilha os dois tipos de transistores necessários para a lógica CMOS dentro de uma única estrutura
- A indústria de chips está migrando do FinFET, usado desde 2011, para nanosheets, ou transistores gate-all-around
- No FinFET, o gate controla a corrente que flui por uma fin vertical de silício
- Em dispositivos de nanosheet, a fin é cortada em várias fitas, e o gate envolve cada uma delas
- O CFET cria uma pilha de fitas mais alta e depois usa metade para um dispositivo e a outra metade para o outro
- Como explicaram engenheiros da Intel na IEEE Spectrum em dezembro de 2022, o CFET constrói nFETs e pFETs verticalmente em um único processo integrado
- Especialistas avaliam que o lançamento comercial do CFET deve acontecer daqui a 7 a 10 anos, mas ainda há muito trabalho até ele ficar pronto
Intel: inversor e alívio da congestão de interconexões
- A Intel foi a primeira das três empresas a demonstrar CFET e já havia apresentado uma versão inicial no IEDM de 2020
- Desta vez, o foco foi melhorar o entorno do inversor, o circuito mais simples formado por um CFET
- Um inversor CMOS envia a mesma tensão de entrada para os gates dos dois dispositivos na pilha e produz na saída o valor lógico invertido da entrada
- Marko Radosavljevic, da Intel, disse que o inversor foi construído sobre uma única fin e que, no escalonamento máximo, terá 50% do tamanho de um inversor CMOS convencional
- Para transformar a pilha de dois transistores em um circuito inversor de fato, são necessárias interconexões (interconnect), e essa fiação pode corroer a vantagem de área
- A Intel simplificou o circuito ao contatar o transistor inferior por baixo do silício, e não por cima
- Para isso, usou a tecnologia backside power delivery, que a Intel planejava introduzir no fim daquele ano
- Essa tecnologia permite colocar interconexões tanto acima quanto abaixo da superfície do silício
- O inversor resultante teve contacted poly pitch, ou CPP, de 60 nm
- O CPP é uma métrica de densidade correspondente à menor distância de um gate de transistor ao seguinte
- Chips atuais no nó de 5 nm têm CPP de cerca de 50 nm
- A estrutura também foi ajustada para melhorar as características elétricas
- O número de nanosheets por dispositivo foi aumentado de 2 para 3
- O espaçamento entre os dois dispositivos foi reduzido de 50 nm para 30 nm
- Foi usada uma geometria aprimorada para conectar partes do dispositivo
Samsung: CPP menor e processo de isolamento
- A Samsung apresentou resultados de 48 nm e 45 nm de CPP menores que os 60 nm da Intel, mas isso foi em dispositivos individuais, não em um inversor completo
- No CFET protótipo menor da Samsung houve alguma degradação de desempenho, mas não grande, e os pesquisadores acreditam que isso pode ser resolvido com otimização do processo de fabricação
- O principal desafio da Samsung era o isolamento elétrico de source e drain dos dispositivos pFET e nFET empilhados
- Sem isolamento suficiente, surgem correntes de fuga no dispositivo que a Samsung chama de 3D stacked FET, ou 3DSFET
- A Samsung substituiu uma etapa de gravação química úmida por um novo tipo de gravação a seco, e essa mudança aumentou em 80% o rendimento de dispositivos aprovados
- Assim como a Intel, a Samsung também contata a parte inferior do dispositivo por baixo do silício para economizar espaço
- Porém, a Samsung usa apenas 1 nanosheet em cada dispositivo do par
- A Intel usa 3 nanosheets em cada dispositivo
- Pesquisadores da Samsung avaliam que aumentar o número de nanosheets melhoraria o desempenho do CFET
TSMC: pitch de 48 nm e método de formação da camada isolante
- A TSMC também chegou, como a Samsung, a um pitch de 48 nm considerado relevante industrialmente
- A característica do dispositivo da TSMC está na forma de criar a camada dielétrica que isola o dispositivo superior do inferior
- Em geral, nanosheets são formados em camadas empilhadas alternadamente de silício e silício-germânio
- Na etapa apropriada do processo, uma gravação seletiva para silício-germânio remove esse material
- Nesse processo, os nanowires de silício são liberados
- A TSMC usou SiGe com teor de germânio excepcionalmente alto na camada que vai isolar os dois dispositivos
- Essa camada pode ser gravada mais rapidamente que as outras camadas de SiGe
- Como resultado, a camada isolante pode ser formada algumas etapas antes da liberação dos nanowires de silício
Desafios que ainda restam
- O CFET busca vantagem de área ao integrar verticalmente os dois dispositivos da lógica CMOS, mas em circuitos reais a congestão de interconexões pode reduzir esse benefício
- As abordagens de Intel, Samsung e TSMC tratam todas de detalhes de fabricação como contato dos dispositivos empilhados, isolamento, número de nanosheets e redução de pitch
- As três empresas mostraram avanços em nível de demonstração, mas o CFET ainda não é um produto comercial e está mais próximo de uma próxima etapa evolutiva no roadmap
- Como a previsão de comercialização é para daqui a 7 a 10 anos, o CFET é tratado não como substituto imediato da transição de processo atual, mas como um candidato de longo prazo para o escalonamento do CMOS
1 comentários
Opiniões do Hacker News
É divertido acompanhar este setor há muito tempo como um observador curioso
Às vezes, sempre que a Lei de Moore parece bater em uma barreira, algum especialista vê o fim se aproximando, outro diz que ela já morreu porque o preço por transistor já subiu, e outro ainda afirma que, por causa dos limites físicos, depois de X nm não será possível chegar a Y
Por outro lado, também há quem diga que a Intel, na prática, se acomodou em seu monopólio durante a última década e foi pega de surpresa pela capacidade da TSMC em litografia ultravioleta extrema; e pessoas como Jim Keller, que conhecem bem a fabricação real, dizem que ainda estamos longe dos limites fundamentais e que ainda dá para esperar pelo menos uma melhoria de 1000 vezes
Parece raro haver uma área que, ao mesmo tempo em que entrega crescimento esmagador de forma constante por décadas, tenha previsões tão parecidas com uma montanha-russa
Por isso, cada vez mais silício precisa ficar “dark”, com a alimentação desligada, e ser usado apenas em tarefas raras de aceleração. Além disso, nos processos recentes quase não houve melhora no tamanho das células SRAM usadas em arquivos de registradores e caches
No futuro, o cache por núcleo ficará relativamente menor, e, para compensar parcialmente isso, talvez seja adicionada eDRAM no próprio die ou em um chiplet separado como uma camada L4 mais lenta
A conversa era: “manter um novo processo a cada 2 anos é caro demais, então não conseguiremos fazer o nó X”. Na era dos smartphones depois do iPhone, incluindo tablets, passaram a ser enviados cerca de 2 bilhões de computadores de bolso adicionais por ano, cinco vezes mais do que a previsão mais otimista de 400 milhões/ano do modelo tradicional de PCs
Mesmo deixando de fora os mercados de servidores, redes, GPUs e IA, o mercado total endereçável em termos de número de transistores e de receita/lucro ficou pelo menos 10 vezes maior que as previsões anteriores, e foi isso que permitiu ir de 22 nm para 3 nm, e depois para 2 nm e 1,4 nm. Acho que 1 nm em 2030 também é possível
Por outro lado, as previsões de custo do processo seguinte, como 2 nm ou 1,4 nm, sempre foram superestimadas em relação ao resultado real. Em gestão de grandes projetos, é melhor estimar mais alto para se preparar para casos como o Intel 10 nm, mas a TSMC tem executado muito bem todas as vezes
É por isso que surge uma divergência nas previsões dos dois lados, e os “sinais claros de que o progresso acabou” continuam se mostrando errados
O número de “melhoria de 1000 vezes” continua circulando, mas era o valor que Jim Keller usou ao comparar o processo Intel 14 nm da época, mais ou menos próximo do TSMC N10, com um limite físico hipotético. Em 3 nm, já percorremos pelo menos 4 vezes desse caminho, e, dependendo da forma de medição, em 2030 talvez cheguemos a menos de 100 vezes
A onda de IA pode sustentar isso talvez até por volta de 2035, mas ainda não há uma nova categoria de produto como o iPhone. Os servidores de hyperscalers também já estão em escala grande, então o crescimento está desacelerando
No fim, será preciso reduzir bastante o custo de desenvolvimento dos processos de ponta; pessoalmente, aposto em IA/software, e também será necessário um produto que continue ampliando o mercado total endereçável. Carros autônomos talvez finalmente se tornem realidade nos anos 2030, embora eu ainda tenha bastante dúvida
Pode até haver alguns contratos de exclusividade, mas, pensando na estrutura acionária, isso não deve ter grande impacto no longo prazo. Se houver disposição para gastar dinheiro em um novo processo, a tecnologia também será obtida
Software é algo que dá para fazer razoavelmente até como “hobby”, mas esta área não é nada assim
É uma época interessante. Para mim, o ponto interessante aqui é que isso tem um pitch de dispositivo de 48~50 nm
Ou seja, mesmo que o transistor seja pequeno no plano XY, a largura do pitch é muito maior do que “5 nm” ou “3 nm”. Quem conhece produção de chips entende isso, mas quem não conhece a fundo pode facilmente achar, por engano, que dá para colocar transistores a 5 nm de distância entre si
Do ponto de vista de densidade, parece que o número total de transistores na mesma área aumentaria algo em torno de 30~40%
Olhando para o projeto de inversor da Intel, se houver disposição para dobrar a profundidade, parece possível fazer células de DRAM bastante densas. Um chiplet com 8 GB de memória ECC DDR poderia ser útil tanto para processadores quanto para estruturas avançadas de FPGA
Sistemas avançados já têm chiplets de DRAM empilhados, mas até agora quase não foram vistos fora de GPUs, e o MI300A é algo próximo de uma exceção
Uma pergunta geral sobre semicondutores: por que há tanto foco na densidade de transistores, em vez do custo de produção, ou seja, operações por dólar?
CPUs não são tão grandes. A CPU do meu computador, em volume, talvez dê algumas colheres de sopa. Então, se a computação estiver espalhada por uma área maior, isso a torna menos útil, por exemplo por causa da velocidade de comunicação?
Mas, se você usar regularmente, a conta de energia acaba corroendo a economia em comparação a obter o mesmo desempenho de computação em uma única CPU moderna
Por isso, a melhor forma de maximizar valor em semicondutores é viabilizar a miniaturização
Só que isso não aparece muito na mídia de massa nem mesmo na mídia de engenharia. A maioria dos fabricantes e projetistas olha para potência, desempenho, área e custo, isto é, a curva PPAC, para encontrar o ponto ideal de projeto
No problema de espalhar por uma área maior, a unidade de produção não é o wafer, mas sim o campo de exposição, de aproximadamente 25×35mm. Na prática, é difícil espalhar muito além disso; até dá para fazer um pouco com field stitching, mas é muito caro
Se for menos denso, dá para aumentar mais o clock, mas o número de núcleos por mm² cai
A AMD adotará as duas abordagens, colocando em CPUs híbridas núcleos Zen 4C mais lentos e densamente dispostos junto com núcleos Zen 4 rápidos, que fazem boost para as frequências mais altas
Isso também vale para chips pequenos, e muitas vezes o projeto lida com componentes defeituosos, mas é melhor minimizar os defeitos por chip
Talvez eu esteja deixando algo passar, mas o calor não se torna um problema maior?
Mesmo hoje já usamos soluções de resfriamento bem fortes para tirar calor da superfície relativamente fina do chip. Se o chip ficar mais parecido com um cubo, como resfriar o interior?
O die da CPU é otimizado para ser resfriado por um lado. Talvez um dia o soquete, a placa-mãe e o heat spreader mudem para resfriar os dois lados da CPU
Provavelmente não. Não consigo imaginar uma solução minimamente realista que integre o arranjo de pinos e o heat spreader ao mesmo tempo
Em armazenamento, ao passarmos de NAND 2D MLC e TLC para empilhamento 3D TLC, e depois para armazenamento ainda mais terrível com mais bits, surgiu interferência que de fato reduz a vida útil da memória
Ao ler uma célula, a tensão altera o estado das células vizinhas, e, para preservar esse estado, é preciso regravá-lo à força; assim, só ler dados já reduz a vida útil do disco. No fim, estão vendendo um produto ruim
Pelo pouco que entendi, isso poderia ser resolvido usando mais área de superfície para afastar mais as trilhas que atravessam a pilha vertical. Ficaria com uma área de superfície parecida com a de um projeto 2D, mas com maior complexidade
Também li um artigo[1] que tenta mitigar o problema adicionando latência, sem realmente resolvê-lo
Então, ao ver notícias sobre empilhamento de processadores, fico me perguntando que tipo de incômodo o usuário final terá em processadores feitos com essa tecnologia. Coisas como confiabilidade de cálculo ou vulnerabilidades
Quando digo vulnerabilidades, é pura imaginação e especulação minha; estou pensando em problemas de prefetch em nível de transistor. Se um dia isso realmente aparecer, os fabricantes talvez incluam correções que aumentem a latência aleatoriamente ou alguma outra medida, e digam “não sabíamos que isso era possível na época do projeto”, fazendo o desempenho de computação voltar ao de 10 anos atrás
Claro, a confiabilidade de cálculo também é um problema. Isso está sendo gerenciado para evitar esse tipo de coisa? Se não, deixo este comentário para os tribunais do futuro
[1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
É exatamente esse tipo de coisa que empresas como Micron ou Samsung corrigem e contornam bem ao lançar e escalar processos de Xnm para uma tecnologia específica de armazenamento, e por isso são melhores que os concorrentes
Intel, TSMC, GloFo etc. podem comprar da ASML todos os equipamentos EUV de última geração que quiserem. Ainda assim, em processos lógicos a TSMC está sempre um nó à frente, e em armazenamento Micron e Samsung vencem
Isso acontece porque cada uma lapida bem os problemas e as partes difíceis que surgem ao reduzir um projeto específico para mais perto do nível sub-nm. Outras empresas não conseguem fazer isso com tanta facilidade
Se fabricação de silício de ponta fosse só uma questão de ter os equipamentos mais recentes da ASML, a ASML teria monopolizado esses equipamentos e, com integração vertical, fabricado ela própria chips de ponta para vender como negócio secundário
Parece que você está falando de uma qualidade arbitrária como “quero reescrever trilhões de vezes”, que não tem sentido para 99,9% dos casos de uso
Pelo mesmo preço, acho muito melhor um drive de 4TB que pode ser reescrito 1000 vezes do que um drive de 256GB que pode ser reescrito 1 milhão de vezes
Segundo a wiki do fandom de Terminator, a CPU foi modelada e projetada principalmente em computadores com pacotes avançados de programação tridimensional, e os testes de simulação podiam ser executados em tempo real ou em velocidade acelerada
A grade cúbica da estrutura de uma CPU protótipo sugere um hipercubo, um cubo em mais de três dimensões
Em projeto de computadores, o hipercubo é usado como forma de conexão física para minimizar a distância efetiva de comunicação e a latência entre processadores quando a estrutura de conexões lógicas exigida pelo software a ser executado não pode ser conhecida previamente
Isso dá suporte à capacidade da Neural Net de aprender, adaptar-se e construir novas estruturas de conexão lógica
Que resultados dá para esperar realisticamente dessa tecnologia? Alguém sabe?
CFET é uma tecnologia bastante realista, presente nos roadmaps de todas as fabs de ponta. Assim como os FinFETs da geração atual ou os GAAFETs daqui a 1 ou 2 anos, ela faz essencialmente a mesma coisa que a geração anterior de tecnologia de chips, só que melhor
Se ainda forem canais GAA, o comprimento do canal é o mesmo dos nós de 3 nm mais recentes?
Não é Intel, Samsung nem TSMC, mas uma pequena startup, www.thruchip.com, também fez empilhamento 3D há 10 anos
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
Fico me perguntando se seria possível acoplar chips adjacentes da mesma forma. Afinal, pode-se dizer que 2,5D é até mais importante que empilhamento
Como fica o calor nesses chips? Por que eles não derretem?
A alimentação de energia pelo backside é uma melhoria bastante importante em termos de energia, e afeta tanto a entrega de energia quanto o resfriamento