Intel, Samsung e TSMC demonstram transistores empilhados em 3D

Intel, Samsung e TSMC demonstram transistores empilhados em 3D

• Nesta semana, na IEEE International Electron Devices Meeting, a TSMC apresentou o CFET (Complementary FET), que empilha a lógica necessária para chips CMOS.
• O CFET é o próximo passo no roteiro da Lei de Moore, e Intel, Samsung e TSMC demonstraram que todas conseguem fabricar essa tecnologia.

Opinião do GN⁺

• Esta matéria mostra que os líderes da indústria de semicondutores continuam alcançando avanços tecnológicos em linha com a Lei de Moore.
• O CFET, uma tecnologia de transistores empilhados em 3D, tem potencial para melhorar o desempenho e a eficiência dos chips, o que torna essa notícia interessante para quem acompanha a evolução tecnológica.
• Espera-se que esses avanços tecnológicos contribuam para melhorar o desempenho de diversos dispositivos eletrônicos, como smartphones, computadores e data centers, o que pode impactar diretamente o dia a dia das pessoas.

[GN⁺]

Comentários do Hacker News

• É divertido ser um observador curioso desta indústria por anos. Às vezes, a Lei de Moore bate em um obstáculo, e alguns especialistas veem isso como um sinal claro de que ela chegou ao limite, enquanto outros afirmam que a Lei de Moore já morreu porque o preço por transistor já subiu. Outros ainda apontam limites físicos, dizendo que abaixo de certo número de nanômetros isso é impossível. Também há quem diga que a Intel aproveitou uma posição quase monopolista nos últimos 10 anos e ficou acomodada, sendo pega de surpresa pela tecnologia ultravioleta da TSMC. Por outro lado, pessoas como Jim Keller, que realmente sabem “como a linguiça é feita”, falam com entusiasmo que não estamos nem perto de qualquer grande limite fundamental e que podemos esperar pelo menos 1000x de melhoria nos próximos anos. De qualquer forma, é realmente interessante ver um setor que continua crescendo de forma constante por décadas enquanto essas previsões oscilam como uma montanha-russa.
• Uma das coisas interessantes aqui é que eles têm um “device pitch” de 48 - 50nm, o que significa que os transistores são pequenos no plano XY, mas têm uma largura de pitch bem maior do que “5nm” ou “3nm”. Quem está acostumado com a fabricação de chips sabe disso, mas quem não tem um entendimento mais profundo frequentemente acha, por engano, que é possível posicionar transistores com espaçamento de 5nm. Em termos de densidade, o número total de transistores no mesmo espaço pode aumentar em cerca de 30 - 40%. Olhando para o design do inversor da Intel, parece que seria possível fazer células de DRAM muito compactas se houver disposição para dobrar a profundidade. Um chiplet com 8GB de memória ECC DDR seria útil para os processadores deles e para arquiteturas avançadas de FPGA.
• Pergunta geral sobre semicondutores: por que não se dá mais ênfase ao custo de produção (computação/dólar) do que à densidade dos transistores? CPUs não são especialmente grandes. A CPU no meu computador talvez tenha o volume de algumas colheres. Então, se a computação estiver espalhada, isso seria menos útil, por exemplo, por causa da velocidade de comunicação?
• Posso estar deixando passar alguma coisa aqui, mas o problema térmico não ficaria maior? Atualmente temos soluções de resfriamento bastante potentes para remover calor da superfície de chips relativamente finos. Se os chips se tornarem mais tridimensionais, como vamos resfriar o interior?
• Ao migrar no armazenamento de NAND 2D MLC e TLC para empilhamento 3D TLC (e aqueles horríveis números ainda maiores de bits), foram introduzidos fatores complicadores que realmente encurtam o ciclo de vida da memória. Ao ler uma célula, a tensão altera o estado das células adjacentes, que então precisam ser regravadas à força para manter esse estado; assim, ler os dados encurta o ciclo de vida do disco. Estão nos vendendo produtos ruins. Pelo pouco que entendo do problema, isso seria resolvido ocupando mais área de superfície para separar as trilhas que passam pela pilha vertical. Isso seria equivalente à área de superfície de um design 2D, mas com complexidade maior. Embora eu tenha lido um artigo[1] tentando mitigar (não resolver) o problema com a adição de latência. Então agora leio esta notícia sobre processadores e fico me perguntando sobre os inconvenientes que os usuários finais poderão sofrer com processadores feitos com essas tecnologias, em confiabilidade computacional, vulnerabilidades etc. Mencionei vulnerabilidades imaginando problemas de prefetch no nível do transistor (puramente imaginação e especulação minha), porque, se isso realmente acontecer no futuro, consigo ver fabricantes lançando patches que aumentam arbitrariamente a latência ou introduzem outras medidas, levando o desempenho computacional de volta a 10 anos atrás. E, claro, há a confiabilidade da computação. Estão sendo tomadas medidas para evitar tudo isso? Se não, deixo meu comentário aqui para futuros tribunais.
• Quando não dá mais para aumentar horizontalmente o tamanho do chip, empilhamos transistores verticalmente. É como se tivéssemos redescoberto os arranha-céus.
• A pequena startup thruchip.com já fazia empilhamento 3D há 10 anos.
• Quais resultados no mundo real podemos esperar desta tecnologia? Alguém sabe?
• Como isso ainda é um canal GAA, o comprimento do canal é o mesmo dos nós mais recentes de 3nm?
• Isso aumenta os GHz ou apenas a contagem de núcleos?