Fatos surpreendentes descobertos por um scanner CT dentro do encapsulamento cerâmico do processador 386

• O processador Intel 386 foi lançado em 1985 como o primeiro chip x86 de 32 bits
• Nos resultados do 3D CT scan da Lumafield, foram encontradas seis camadas de fiação complexas e fios de contato metálico lateral quase invisíveis, escondidos dentro do encapsulamento cerâmico
• Foi aplicada uma estrutura de duas redes de alimentação independentes para I/O e lógica, aumentando a estabilidade do chip
• Na fabricação, foram usados fios laterais pequenos conectados ao exterior para fazer a placagem com ouro de cada pino
• A complexidade do pacote 386 é considerada um avanço técnico significativo, mesmo quando comparada a pacotes de processadores modernos

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Análise da estrutura interna do encapsulamento cerâmico do processador 386

Introdução ao processador 386 e aparência externa

• O processador 386 lançado pela Intel em 1985 foi o primeiro chip de 32 bits da linha x86
• O chip vem em um encapsulamento cerâmico quadrado com 132 pinos de ouro salientes na parte inferior
• O aspecto externo parece simples, mas internamente existe uma estrutura surpreendentemente complexa

Descobertas da estrutura interna por CT scan

• Por meio de uma tomografia computadorizada 3D realizada pela Lumafield, confirmou-se que há 6 camadas de fiação complexas dentro do encapsulamento cerâmico
• Há um quase imperceptível fio metálico com conexão lateral escondido no interior do espaço do chip
• Internamente, foi configurada uma rede de alimentação e aterramento separada para I/O e lógica da CPU

Encapsulamento cerâmico, pads e fiação

• O pacote do 386 possui contatos metálicos de 2 níveis (2-tier) posicionados em torno do die
• O diâmetro dos bond wires é de cerca de 35 μm, mais fino que um fio de cabelo
• Os bond wires conectam die-pad-pin-placa-mãe de forma hierárquica para sinais e energia
• O interior tem uma estrutura semelhante à de uma placa de circuito de 6 camadas em material cerâmico

Fabricação cerâmica e estrutura dos eletrodos

• A produção começa com uma folha verde cerâmica flexível (mistura com adesivo), passando por furação de furos de via e formação de fios
• Várias camadas são empilhadas e sinterizadas em alta temperatura para formar uma estrutura robusta
• Após a metalização de pinos e contatos internos, estes são conectados ao die com bond wires de ouro e o encapsulamento é finalizado com soldagem do cap metálico
• Depois de testes e rotulagem, é enviado ao mercado

Estrutura das camadas de fiação (camada de sinais/camada de alimentação)

• Camada de sinal: os pads do invólucro e os pinos do pacote são conectados por trilhas metálicas e ao die por bond wires
• Camada de alimentação: composta por uma única superfície condutora (plano), com vários furos de via e pinos-vidos
• Entre as camadas de alimentação e de sinal existem diversas ligações por vias, formando uma interface de fiação hierárquica

Fios laterais para contatos de eletrodeposição (Electroplating Contacts)

• Para a placagem com ouro de todos os pinos, cada pino é ligado individualmente a um pequeno fio estendido até a lateral do encapsulamento
• Esse fio é praticamente visível apenas perto da borda do lado do encapsulamento, e o CT scan permite visualizar internamente a estrutura de conexão

Duplicação da rede de alimentação

• O 20 pinos (Vcc) e 21 pinos (Vss) do 386 se conectam respectivamente a +5V e ao terra
• A separação de alimentação e aterramento entre I/O e lógica evita que variações de tensão durante operações de I/O entrem no circuito lógico
• Na placa-mãe, usa-se a mesma alimentação, mas capacitores de desacoplamento atenuam picos de tensão, garantindo a estabilidade do circuito lógico

Função dos pinos No Connect (NC)

• O pacote 386 tem 8 pinos NC (Not Connected)
• O die tem pads de conexão, mas alguns não possuem bond wires reais
• Esses pads NC podem ser usados durante testes para acessar sinais internos
• Um dos pinos NC está realmente conectado, e por ele pode ser possível observar sinais específicos

Mapeamento de pinos dos pads do die

• Ao contrário da estrutura DIP, no caso de PGA (pin grid array), o mapeamento de pinos e pads não é claro
• Com análise dos dados de CT, foram rastreadas as relações entre cada pad do die e os pinos externos
• Essas informações quase não foram divulgadas ao público

História e evolução do encapsulamento da Intel

• Os primeiros processadores da Intel tinham limitações de desempenho devido ao número de pinos e ao tamanho reduzido do pacote
• No 386, com o encapsulamento cerâmico de 132 pinos, houve melhora de escalabilidade, desempenho e desempenho térmico
• Porém, quando o custo do pacote cerâmico ficou maior que o custo do die, foi introduzida a versão em encapsulamento plástico (PQFP), mais barata e fácil de produzir em massa
• Processadores modernos têm 2049 bolas de solda (BGA) ou 7529 contatos (LGA), com um número de conexões muito maior

Conclusão

• O pacote 386 parece simples por fora, mas aplica tecnologias bastante complexas como contatos de metalização, fiação de 6 camadas e rede dupla de alimentação
• Dentro de processadores modernos existem ainda mais estruturas ocultas e segredos técnicos

[GN⁺]

Comentário do Hacker News

• Isso me traz bastante lembrança de coisa antiga; usei CAD, FEA e testes experimentais para analisar a fadiga termo-mecânica cíclica de encapsulamentos, e acabei descobrindo que, na maioria dos casos, não é um problema sério. Ainda assim, não recomendo ligar e desligar um PC antigo todos os dias em um museu

  • Não sei como são feitos os testes de sobrevivência/durabilidade em VLSI, então fiquei curioso sobre como os testes experimentais foram conduzidos; por exemplo, como foram feitas amostras de Xeon (Jayhawk) da era Pentium 5 e como a Intel percebeu os problemas de calor
  • Em vez de manter o PC inteiro 24/7 no museu, penso que talvez fosse uma opção mais barata aquecer só a superfície do chip com controle térmico, em vez de usar um cooler

• Escrevi isso por curiosidade sobre CT scan :-)

  • Este não é um tópico de CT scan; é uma pergunta sobre o próprio chip: o fato de o bond wire ficar exposto ao ar significa que, se cair, pode se mover e causar curto? Agradeço pela pergunta
  • É uma dúvida de verdade: na minha região da Rússia o site não abre, e me pergunto se é bloqueio de acesso ou problema do meu ISP; alguém está atrapalhando meus estudos sobre CPUs legadas da Intel; mandando respeito pelo trabalho
  • Sou estudante da área médica estudando CT, queria saber quais valores de kVp/mAs são usados e como evitar os artefatos comuns em CT médico
  • Fiquei curioso se os pinos que parecem conectados foram intencionalmente cortados, isto é, se começaram conectados na fabricação e depois foram interrompidos por algum sinal
  • Fiquei curioso se a CPU é destruída nesse processo, ou se este sample foi remontado

• kens - imagino que o layout de pinos tenha sido decidido para facilitar o roteamento de trilhas na placa-mãe; fico curioso se realmente foi assim

• Foi ótimo alguém ter compartilhado informação sobre packaging híbrido; esse conhecimento mais geral ajuda bastante engenheiros novos. Esse cabeamento é menos complexo do que os híbridos militares antigos, e embora tenha 6 camadas, tem só um monolítico

• Fui a uma feira de computadores por volta de 1989, e meu pai comprou um PC com 386 DX 25MHz, 4MB de RAM e HD de 40MB, que foi uma atualização enorme em relação ao Tandy 286 de 16MHz que eu usava. Os 25MHz já tinham certa fama da época, e o modelo de 33MHz era realmente um grande sucesso, mas custava bem mais. A feira de computadores foi uma experiência divertida

  • Mesmo para 89, era uma configuração realmente rápida. No começo dos anos 90, vi pela primeira vez um Gateway com 50MHz e 8MB de RAM, e com MS Paint e MS Word, meu irmão e eu, felizes, fazíamos conversas e desenhos por diversão. Foi assim que conheci MS DOS e QBasic, e por isso hoje estou aqui comentando no Hacker News
  • Meu primeiro PC foi um AMD 386DX40 que meu pai me deu em 1991, aquele PC e, um ano antes, o Spectrum +3 que ele havia comprado também são ótimas lembranças

• A história da teimosia com 16 pinos e da resistência em usar mais pinos foi realmente marcante; também é interessante que empresas que depois tiveram sucesso nem sempre tomaram decisões certas desde o começo. Houve suposições absurdas e prejudiciais, mas no fim a racionalidade acabou vencendo

  • Também vale lembrar que o custo de packaging era realmente alto nos EUA, naquela época. Lembro de um episódio no vídeo da Asianometry em que um empresário japonês relata ter ido ao Texas por volta dos anos 70 e visto que lead frame era muito caro, então passou a fabricar barato no Japão e enviar para fora; infelizmente não encontro aquele episódio de novo

• A imagem de CT da camada 2 de “Signals” teria transmitido melhor a estética da época se tivesse sido usada como fundo do logo “Intel Inside”; no trabalho do kens, o melhor é descobrir uma estrutura bonita por acaso enquanto se resolve perguntas abstratas. Obrigado pelo trabalho

• Esse antigo pacote cerâmico é, na minha visão, o ápice da estética de design de chips

• É interessante que 8 pinos marcados como “NC” (No Connect) no 386, o Cyrix 486DLC usa 7 deles A20M#(F13): com suporte da placa-mãe, permite cache L1 para toda a RAM sem excluir os primeiros 64KB
  FLUSH#(E13): usado com suporte da placa-mãe sem hacking de flush do L1; antes, esse hacking (modo BARB) parecia esperto, mas todo mundo estava com DMA via Sound Blaster e o cache era invalidado continuamente durante jogos
  RPLSET(C6), RPLVAl(C7): para debug do estado de cache L1
  SUSP#(A4), SUSPA#(B4): suporte a suspend, acorda via INT/NMI, bom para notebooks
  Surpreendentemente, um dos No Connect (B12) realmente possui bond wire preso, e a Cyrix usa esse pino como entrada KEN# (ativação de cache L1); em CPU Intel somente um pino NC é de fato de saída, e a Cyrix projeta para forçar esse pino em low para ativar o cache

• Fiquei curioso sobre onde ficam os pinos de endereço A0 e A1

  • O 386 é um processador de 32 bits e endereça palavras de 32 bits, portanto não precisa dos bits de endereço A0 e A1. Em vez disso, quando se quer ler 1 byte ou uma word de 16 bits, os 4 pinos Byte Enable (BE0#~BE3#) especificam o byte transferido. Mas essa arquitetura também não é muito limpa: se os 16 bits inferiores do barramento de dados não forem usados, os 16 bits superiores são espelhados nos 16 inferiores para tornar o barramento de 16 bits mais eficiente