XiangShan – Processador RISC-V de alto desempenho de código aberto

• Apresentação do projeto XiangShan

  • O XiangShan é um projeto de código aberto para desenvolver processadores RISC-V de alto desempenho, conduzido pelo Institute of Computing Technology da Chinese Academy of Sciences e pelo Pengcheng Laboratory.
  • O projeto desenvolve e utiliza diversas ferramentas para acelerar o processo de desenvolvimento de chips por meio da metodologia de desenvolvimento ágil.

• Documentação e slides

  • O XiangShan-doc é o repositório oficial de documentação, que inclui especificações de design, slides técnicos e tutoriais.
  • A documentação de microarquitetura foi disponibilizada, e os detalhes podem ser consultados em XiangShan-doc.

• Publicações

  • O paper apresentado no MICRO de 2022 apresentou o desenvolvimento de um processador RISC-V de alto desempenho com o projeto XiangShan e o uso da metodologia de desenvolvimento ágil.
  • Este paper recebeu todos os selos de disponibilidade, funcionalidade e reprodutibilidade.

• Arquitetura

  • A primeira microarquitetura estável do XiangShan é Yanqihu, e a segunda é Nanhu.
  • A versão em desenvolvimento atualmente é Kunminghu, em andamento no branch master.

• Visão geral dos subdiretórios

  • Os principais diretórios incluem arquivos de projeto, dispositivos virtuais, wrapper de SoC, módulos principais, código utilitário e código de projeto principal.
  • Há também scripts, unidade de ponto flutuante, caches L2/L3, framework de cosimulação e imagem de simulação pré-compilada.

• Suporte a IDE

  • Suporte a BSP com o comando make bsp.
  • Suporte a IDEA com o comando make idea.

• Geração de Verilog

  • O código Verilog pode ser gerado com make verilog, e o arquivo de saída é build/XSTop.v.

• Execução e simulação de programas

  • Configure as variáveis de ambiente, instale mill e clone o projeto para executar make init e inicializar os submódulos.
  • Instale o Verilator e gere o simulador C++ com make emu para executá-lo.

• Guia de solução de problemas

  • A documentação do XiangShan foi inspirada por vários papers relevantes, e espera-se que mais inovações acadêmicas ocorram no futuro.

[GN⁺]

Comentários do Hacker News

• Dá para executar a simulação usando um Dockerfile. Precisa de 64 GB de RAM, e isso foi resolvido para mim com 16 GB de RAM e 48 GB de swap.

  • Pode haver alguns passos desnecessários, mas esse método funcionou.

• Este projeto combina bem com interesses recentes e é interessante.

  • Senti empatia por usuários que não são anglófonos, e percebi que falantes de inglês não precisam de uma familiaridade cultural.
  • Um registro de definições no estilo do DefinitelyTyped parece útil.

• A lista de instruções de fusão tem partes inesperadas.

  • A predição de salto curto no estilo SiFive não foi mencionada.

• Este projeto é interessante como iniciativa acadêmica.

  • Há um blog a cada duas semanas, e parte do conteúdo está em inglês.

• É interessante ver outro projeto usando Chisel.

  • Parece que Verilog e VHDL estão em um ponto de virada.

• Existe um produto comercial que usa a arquitetura 'Nanhu' do XiangShan.

  • Ainda não foi lançado, mas é interessante.

• Fico curioso sobre o que significa "alto desempenho".

  • O desempenho do RISC-V em relação ao ARM ou LoongArch é decepcionante.

• Fico curioso sobre a estratégia de open source.

• Elogios por um ótimo trabalho.

• Impressiona o fato de a China estar avançando significativamente em IA, robótica e processadores, além de open source de muitas coisas.